NVIDIA、Vera CPUで次世代AIチップ設計を高速化

NVIDIAは、将来のCPUとGPUを設計する電子設計自動化（EDA）の工程でVera CPUを使い始めた。初期テストでは、選択した検証とシミュレーションのワークロードで最大1.5倍の性能を示したという。CadenceとSynopsysともツールの最適化を進めている。AIチップ競争ではアクセラレーターの構造だけでなく、複雑な設計をどれだけ速く検証できるかも重要になる。

現代のプロセッサは、アーキテクチャの構想から製造できるシリコンになるまで何年もかかる。エンジニアはシミュレーション、形式検証、回帰テストを何度も実行し、工場に送る前に境界条件を探す。GPUや機械学習が一部を高速化しても、論理シミュレーションや検証は単一コアの性能、メモリーアクセス、安定したスループットに大きく依存している。

NVIDIAが示した初期テストには、Cadence JasperとSynopsys VCSが含まれる。Jasperは証明技術と機械学習を使って設計上の不具合を早期に見つける形式検証基盤で、VCSは製造前に複雑な設計をシミュレーションして検証する。NVIDIAによると、同じコア数のテストで両方のアプリケーションが選択ワークロードで最大1.5倍になった。

Veraは88個のカスタムNVIDIA Olympus CPUコア、LPDDR5Xメモリー、第2世代のスケーラブル・コヒーレント・ファブリックを組み合わせる。高いコア性能、メモリー帯域、安定した低遅延を狙う構成だ。検証の一回の実行が速くなればフィードバックが短くなり、総スループットが高まれば同じ期間に多くの設計案を試せる。

この改善はAIハードウェア企業にとって大きい。需要が伸びる中で新しいアクセラレーターを投入する必要があり、検証の遅れは製品スケジュール全体に影響する。ただし、ベンチマークがそのままテープアウト短縮を意味するわけではない。実際の効果は、ツール統合、システムの供給、どの範囲を移行できるかで決まる。

NVIDIAはVeraをCPUロードマップの一部と位置付け、Rigelコアを使う将来のRosa CPUにも同じ考え方を広げるとしている。GPU、CPU、AIモデルを設計工程で使い分ける狙いだ。今後はより多くのEDAツールと実際の設計環境で結果が再現するかを確認し、性能向上が継続的な開発効率になるかを見極める必要がある。

NVIDIAは、チップ設計がRTL記述、論理シミュレーション、形式検証、回帰テスト、デジタル実装という相互接続された段階を通ると説明する。検証スループットが高まれば問題を早く見つけ、後工程で高価な設計やり直しを減らせる。Veraは効率的なLPDDR5Xメモリーと第2世代のコヒーレント・ファブリックを備え、低遅延の仕事と大規模な回帰試験が混在する計算クラスタを想定する。NVIDIAは自社CPUで次世代CPUとGPUを設計し、シリコン、ソフトウェア、システム調整の循環を作ろうとしている。